为空间飞行器量身打造可自修复的空间电子系统设计

发布时间：2020-01-14 19:41:01 阅读：次来源：足浴盆厂家

设计摘要：

空间飞行器的电子系统设计面临着一些问题。首先，太空飞行器执行任务时会经历复杂的空间环境，包括温度数百度的巨变，很强的电磁干扰和宇宙高能粒子辐射等。这对可靠性提出了很高的要求。第二，深空探测的航天器的目标离地通常较远，飞行时间越来越长，甚至长达数年。迫切需要航天器的硬件系统能够升级更新，实现功能扩展。第三，空间电子系统本身复杂度越来越高，当系统出现故障时，需要进行自主修复功能。

我们计划采用 Xilinx 的 Virtex FPGA 实现一个能解决以上问题的空间电子系统。利用部分可重配置特性实现系统的远程更新，并利用可重构计算加上加速航天器姿态确定，姿态轨道控制等算法的运算。当系统受到高能粒子轰击，发生单粒子事件翻转故障时，利用 FPGA 的配置回读特性实现故障检测与自我修复。

系统原理及技术特点

2.1 系统原理

在本项目中，我们以空间飞行器导航、制导与控制（GNC）系统为具体实现对象，来设计可自修复空间电子系统。导航、制导与控制系统在飞行器中的作用和工作原理如下图所示。

图表 1 导航制导与控制系统工作原理

首先，空间飞行器的 GNC 系统从地面站或导航算法得到执行本次任务的期望位置与姿态信息。接着，GNC 系统通过飞行器上转载的敏感元件获得飞行器本体目前真实的轨道位置与姿态信息。敏感元件包括陀螺、加速度计、星敏感器、红外地平敏感区等。这些信号经过 AD 采用数字化、数字滤波、信号调理等处理后，经过制导和控制算法解算，得到飞行器推力器控制信号。由控制信号驱动推力器的开关为飞行器的航行或姿态调整提供合适的力或力矩。当这些力和力矩作用于空间飞行器本体上时，其轨道位置和姿态会发生改变。而位置和姿态的改变立即被敏感元件测量到，从形成一个闭环的控制系统，到达期望的控制结果。

图表 2 GNC 系统硬件实现组件框图

2.2 可重构加速计算

在空间飞行器不同的时间阶段要执行不同的任务算法。比如，当飞行器刚刚到达预定轨道时，首先要执行姿态确定任务，主要算法有扩展卡尔曼滤波算法等。之后要进行姿态调整控制，执行姿态控制算法。再运行轨道导航制导算法等等。可以看出在不同的任务阶段，执行的算法是不同的。对此，我们在 FPGA内部规划了 2 块独立的部分可重配置区域，在不同的任务阶段，对其配置合适的算法硬件加速模块，从而大大提供系统的运算性能。由于部分重配置时，FPGA的其他区域任然正常的工作运行，从而可以在不同任务阶段平滑的切换硬件算法模块，而不会对整个系统的运行造成中断。FPGA 内部规划架构图如下。

图表 3 FPGA 片上系统组件架构图

部分重配置设计流程

第一步：用 HDL 描述设计并综合计可以用 VHDL 或 Verilog 语言描述，任何一种 ISE 支持的综合工具都可以用来综合。在综合时，必须把其设置为在不同的设计层次间没有优化。另外应该禁止 I/O 插入以防止 I/O buffers 插入到低层模块中。每个部分重配置区域的模块都必须分别综合。

第二步：设置设计的约束

为布局布线设置约束。除了时序约束外（ PERIOD，etc）还必须设置 AREAGROUP， AREA GROUP RANGE， MODE 和 LOC 约束。

第三步：实现非部分重配置区域的设计

第四步：时序/布局分析

第五步：实现基础设计

第六步：实现各个重配置模块

第七步：融合顶层，基础及部分配置模块设计，并生成最终的配置 bit 文件在两个部分重配置区域中，我们将在不同的任务阶段根据其算法特点配置不同的算法硬件加速模块。在航天器姿态轨道控制系统中要实现对系统参数的估计，最常用的技术就是基于扩展卡尔曼滤波（EKF）技术的姿态确定算法。该方法除了可以估计航天器的姿态参数外，还可以估计矢量观测中的一些不确定性参数。因此，该方法能够获得很高的姿态确定精度。

图表 4 卡尔曼滤波算法流程

其中，姿态四元数q=［q13 q4］T=［q1 q2 q3 q4］，其中q13 为矢量部分，q4 为标量部分。u（t）为三个陀螺的测量输出值，ω（t）为沿三个陀螺输入轴的真实姿态角速率，b（t）为三个陀螺的常值漂移，d（t）为三个陀螺的相关漂移，n1 为三个陀螺的测量白噪声，且n1 的三个分量服从N（0，σgi ），（i=x，y，z）。我们将把此算法用HDL语言编制成硬件并行执行模块。当航天器当前任务阶段需要执行此算法时，将其加载入部分重构模块。为此，我们将在航天器姿态确定任务阶段时，在其中一个可重配置区域载入其算法硬件加速模块。其工作流程图如下：

图表 5 算法部分重配置工作流程图

2.3 硬件故障检测与修复

在太空中恶劣的环境下，电子系统在高能带电粒子的轰击下很能会发生状态翻转，导致功能出错，甚至发生致命的控制错误。为此，我们设计模块来回读 FPGA 中的配置数据并进行 CRC 校验，发现数据错误后重新配置出错区域，及时修复系统。

Virtex 系列 FPGA 系列包含了一个叫做回读的特性。它最初是设计来方便芯片生产时的测试。它提供了一种非侵入式的读取 FPGA 中的每个锁存器和配置存储器状态的方法。要利用这个特性，需要在设计中例化回读组件。这个功能实在后台运行的，不会影响 FPGA 的运行性能。FPGA 的设计可以全速运行而同时运行回读功能。

在所有的读出的比特之上会产生一个 CRC 校验和，并把这个校验和插入到回读序列流的末尾。这个校验和通过和当前配置下期望的校验和比对。如果不匹配，一个 SEU 很可能就发生了。

我们将设计控制逻辑来运行和获取回读。这个过程需要执行下面的步骤：

1，开始回读：把 RT 置高并保持住直到回读结束。

2，从回读的开始到结束都不能打断 CLOCK。CLOCK 信号必须在 1Mhz

和 2Mhz 之间。

3，把回读数据输入一个 6 位的解码器，以便寻找数据头《111110》。

4，当字头被找到时，开始计数时钟周期，当达到前面表格所示的计数值时，

接下来就是一个 0，接着就是 11bit 的 CRC。

5，把这个 CRC 与期望的 CRC 比对。

图表 6 故障检测与修复流程图

（责任编辑：HT002）